74LS138管脚功能

 时间:2018-06-30  贡献者:夜雨YaYoo

导读:74ls138管脚图及真值表,74ls138 引脚图74HC138 管脚图:74LS138 为 3 线-8 线译码器,共有 54/74S138 和 54/74LS138 两种线路结构型式,其工作原理如下: 当一个选通端(G1)为高电平,另两个选通端(/(G2A)和/(G2B))为

74ls138管脚图及真值表
74ls138管脚图及真值表

74ls138 引脚图74HC138 管脚图:74LS138 为 3 线-8 线译码器,共有 54/74S138 和 54/74LS138 两种线路结构型式,其工作原理如下: 当一个选通端(G1)为高电平,另两个选通端(/(G2A)和/(G2B))为 低电平时,可将地址端(A、B、C)的二进制编码在一个对应的输出端以低 电平译出。

利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器;若外接一个反 相器还可级联扩展成 32 线译码器。

若将选通端中的一个作为数据输入端时,74LS138 还可作数据分配器 用与非门组成的 3 线-8 线译码器 74LS138

3 线-8 线译码器 74LS138 的功能表无论从逻辑图还是功能表我们都可以看到 74LS138 的八个输出引脚,任何时刻 要么全为高电平 1—芯片处于不工作状态,要么只有一个为低电平 0,其余 7 个 输出引脚全为高电平 1。

如果出现两个输出引脚同时为 0 的情况,说明该芯片已 经损坏。

当附加控制门的输出为高电平(S=1)时,可由逻辑图写出由上式可以看出,同时又是这三个变量的全部最小项的译码输出,所以也把这 种译码器叫做最小项译码器。

71LS138 有三个附加的控制端、和。

当、时,输出为高电平(S=1),译码器 处于工作状态。

否则,译码器被禁止,所有的输出端被封锁在高电平,如表 3.3.5 所示。

这三个控制端也叫做“片选”输入端,利用片选的作用可以将多篇连接起 来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。

在图 3.3.8 电路中如果把作 为“数据”输入端(同时),而将作为“地址”输入端,那么从送来的数据只能通 过所指定的一根输出线送出去。

这就不难理解为什么把叫做地址输入了。

例如

当=101 时,门的输入端除了接至输出端的一个以外全是高电平,因此的数据以 反码的形式从输出,而不会被送到其他任何一个输出端上。

【例 3.3.2】 试用两片 3 线-8 线译码器 74LS138 组成 4 线-16 线译码器,将输入 的 4 位二进制代码译成 16 个独立的低电平信号。

解:由图 3.3.8 可见,74LS138 仅有 3 个地址输入端。

如果想对 4 位二进制代码, 只能利用一个附加控制端(当中的一个)作为第四个地址输入端。

取第(1)片 74LS138 的和作为它的第四个地址输入端(同时令),取第(2) 片的作为它的第四个地址输入端(同时令),取两片的、、,并将第(1)片的 和接至,将第(2)片的接至,如图 3.3.9 所示,于是得到两片 74LS138 的输出 分别为图 3.3.9 用两片 74LS138 接成的 4 线-16 线译码器

式(3.3.8)表明时第(1)片 74LS138 工作而第(2)片 74LS138 禁 止,将的 0000~0111 这 8 个代码译成 8 个低电平信号。

而式(3.3.9)表明时,第(2)片 74LS138 工作,第(1)片 74LS138 禁止,将 的 1000~1111 这 8 个代码译成 8 个低电平信号。

这样就用两个 3 线-8 线译码器扩展成一个 4 线-16 线的译码 器了。

同理,也可一用两个带控制端的 4 线-16 线译码器接成一个 5 线-32 线译码器。

例 2. 74LS138 3-8 译码器的各输入端的连接情况及第六脚()输入信号 A 的 波形如下图所示。

试画出八个输出引脚的波形。

解:由 74LS138 的功能表知,当(A 为低电平段)译码器不工作,8 个输出引脚 全为高电平,当(A 为高电平段)译码器处于工作状态。

因所以其余 7 个引脚输 出全为高电平,因此可知,在输入信号 A 的作用下,8 个输出引脚的波形如下: 即与 A 反相; 其余各引脚的输出恒等于 1(高电平)与 A 的波形无关。

2.译码器 译码器是组合电路的一部分。

所谓译码,就是把代码的特定含义“翻译”出来的 过程,而实现译码操作的电路称为译码器。

译码器分成三类: (1) 二进制译码器: 如中规模 2-4 线译码器 74LS139,3-8 线译码器 74LS138 等。

(2)二-十进制译码器:实现各种代码之间的转换,如 BCD 码-十进制译码器 74LS145 等。

(3) 显示译码器: 用来驱动各种数字显示器,如共阴数码管译码驱动 74LS48 (或 74LS248)共阳数码管译码驱动 74LS47(或 74LS247)等。

2.译码器实验 (1)将二进制 2-4 线译码器 74LS139 插入 IC 空插座中,管脚排列图见图 13。

输 入端 G、A、B 接逻辑开关,输出端 Y0、Y1、Y2、Y3 接 LED 发光二极管,接通电源, 按表 5 输入各逻辑电平,观察输出结果并填入表 4.6 中。

图 13 74LS139 管脚排列图图 14 74LS138 管脚排列图 表 5 74LS139 2-4 线译码器功能表输入 输出G B A Y0 Y1 Y2 Y3 1 x x 0 0 0 0 0 1 0 1 0 0 1 1注: 表中×为状态随意

表 6 74LS138 3 线-8 线译码器功能表输入 使能 选择 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2 C B A x 1 x x x 0 x x x x 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 输出注:G2 = G2A + G2B ,表中×为状态随意 将 74LS138 集成片插入 IC 空插座中,输入端 G1、G2A、G2B、A、B、C 接逻辑开关, 输出端 Y0 ~ Y7 接 LED 发光二极管,接通电源,按表 6 输入各逻辑电平,观察输出 结果并填入表 6 中。

使能端信号 G1、G2A、G2B 满足表 6 条件时,译码器选通。

译码 器扩展,用 74LS139 双 2-4 线译码器可接成 3-8 线译码器。

用 74LS138 两片 3-8 线译码器可组成 4-16 线译码器。

图 15 74LS145 管脚排列图

(2)将 BDC 码-十进制译码器 74LS145 插入 IC 插座中,管脚排列图见图 15,输入 端 A、 C、 接 8421 码拨码开关,输出端“0~9”接 LED 发光二极管。

B、 D 接通电源, 拨动拨码开关,观察输出 LED 发光二极管是否和拨码开关所指示的十进制数字一 致。

(3)将译码驱动器 74LS48(或 74LS248)和共阴极数码管 LC5011-11(547R) 插入 IC 空插座中,按图 16 接线。

接通电源后,观察数码管显示结果是否和拨码开 关指示数据一致。

如无 8421 码拨码开关,可用四位逻辑开关(即普通拨动开关) 代替。

图 16 译码显示电路图 四、注意事项 插入或拔取集成片时须切断电源,不能带电操作。

译码器原理及常用译码器简介一. 译码器 译码器的功能是对具有特定含义的输入代码进行"翻译",将其转换成相应的输出信号。

译码器的种类很多,常见的有二进制译码器、二-十进制译码器和数字显示译码器。

1.二进制译码器(1) 定义 二进制译码器:能将 n 个输入变量变换成 2 个输出函数,且输出函数与输入变量构成的最小 项具有对应关系的一种多输出组合逻辑电路。

n(2) 特点 ● ● 二进制译码器一般具有 n 个输入端、2 个输出端和一个(或多个)使能输入端。

在使能输入端为有效电平时,对应每一组输入代码,仅一个输出端为有效电平,其余n输出端为无效电平(与有效电平相反)。

● 有效电平可以是高电平(称为高电平译码),也可以是低电平(称为低电平译码)。

(3) 典型芯片 常见的 MSI 二进制译码器有 2-4 线(2 输入 4 输出)译码器、3-8 线(3 输入 8 输出)译码器和 4-16 线(4 输入 16 输出)译码器等。

图 7.7(a)、(b)所示分别是 T4138 型 3-8 线译码器的管脚排 列图和逻辑符号。

图 7.7 T4138 译码器的管脚排列图和逻辑符图中,A2、A1、A0 ------ 输入端; Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7------- 输出端; S1,S2,S3 -------- 使能端,作用是禁止或选通译码器。

该译码器真值表如表 7.1 所示。

表 7.1 T4138 译码器真值表输入输出S1 S2+S3 A2 A1 A0 1 1 0 0 0 0 0 0 00 11Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1 0 1 1 1 1 1 1 1 1 1 1 1 1

1 1 1 1 1 1 0 d0 0 0 0 0 0 d 10 0 1 1 1 1 d d1 1 0 0 1 1 d d01 11 01 11 01 11 d1 d11 1 1 1 1 1 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 1由真值表可知,当 s1=1,s2+s3=0 时,无论 A2、A1 和 A0 取何值,输出 Y0 、„、Y7 中有且仅有 一个为 0(低电平有效),其余都是 1。

2 .二-十进制译码器二-十进制译码器的功能:将 4 位 BCD 码的 10 组代码翻译成 10 个十进制数字符号对应的输 出信号。

例如,常用芯片 T331 是一个将 8421 码转换成十进制数字的译码器,其输入 A3~A0 为 8421 码,输出 Y0~Y9 分别代表十进制数字 0~9。

该译码器的输出为低电平有效。

其次,对于 8421 码 中不允许出现的 6 个非法码(1010~1111),译码器输出端 Y0~Y9 均无低电平信号产生,即译码器 对这 6 个非法码拒绝翻译。

这种译码器的优点是当输入端出现非法码时, 电路不会产生错误译码。

(该译码器的逻辑电路图和真值表见教材中有关部分)3. 数字显示译码器数字显示译码器是不同于上述译码器的另一种译码器。

在数字系统中, 通常需要将数字量直 观地显示出来,一方面供人们直接读取处理结果,另一方面用以监视数字系统工作情况。

因此, 数字显示电路是许多数字设备不可缺少的部分。

数字显示译码器是驱动显示器件(如荧光数码管、液晶数码管等)的核心部件,它可以将输 入代码转换成相应数字,并在数码管上显示出来。

常用的数码管由七段或八段构成字形, 与其相对应的有七段数字显示译码器和八段数字显示 译码器。

例如,中规模集成电路 74LS47,是一种常用的七段显示译 码器,该电路的输出为低电 平有效,即输出为 0 时,对应字段点亮;输出为 1 时对应字段熄灭。

该译码器能够驱动七段显示 器显示 0~15 共 16 个数字的字形。

输 入 A3、A2、A1 和 A0 接收 4 位二进制码,输出 Qa、Qb、Qc、 Qd、Qe、Qf 和 Qg 分别驱动七段显示器的 a、b、c、d、e、f 和 g 段。

(74LS47 逻辑图和真值表可 参见教材中有关部分。

) 七段译码显示原理图如图 7.8(a)所示, 7.8(b)给出了七段显示笔画与 0~15 共 16 个数字 图 的对应关系。

图 7.8 七段译码显示原理及笔画与数字关系4.译码器应用举例译码器在数字系统中的应用非常广泛, 它的典型用途是实现存储器的地址译码、 控制器中的 指令译码、代码翻译、显示译码等。

除此之外,还可用译码器实现各种组合逻辑功能。

下面 举 例说明在逻辑设计中的应用。

例 1 用 3-8 线译码器 T4138 和适当的与非门实现全减器的功能。

解 全减器:能实现对被减数、减数及来自相邻低位的借位进行减法运算,产生相减得到的 差及向高位借位的逻辑电路。

令: 被减数用 Ai 表示、减数用 Bi 表示、来自低位的借位用 Gi-1 表示、差用 Di 表示、向相邻 高位的借位用 Gi 表示。

可得到全减器的真值表如表 7.2 所示。

表 7.2 全减器真值表 输 Ai 0 0 0 0 Bi 0 0 1 1 0 1 0 1 入 Gi-1 输 Di 0 1 1 0 出 Gi 0 1 1 1 输 Ai 1 1 1 1 0 0 1 1 入 Bi Gi-1 0 1 0 1 输 Di 1 0 0 1 0 0 0 1 出 Gi由表 7.2 可写出差数 Di 和借位 Gi 的逻辑表达式为   用译码器 T4138 和与非门实现全减器功能时,只需将全减器的输入变量 Ai Bi Gi-1 分别与译 码器的输入 A2、A1、A0 相连接,译码器使能输入端 S1S2S3 接固定工作电平,便可在译码器输出端 得到 3 个变量的 8 个最小项的"非"。

根据全减器的输出函数表达式, 将相应最小项的"非"送至与 非门输入端,便可实现全减器的功能。

逻辑电路图如图 7.9 所示。

图 7.9 逻辑电路图例 2 用译码器和与非门实现逻辑函数   F(A,B,C,D)=∑m(2,4,6,8,10,12,14)  解 给定的逻辑函数有 4 个逻辑变量, 显然可采用上例类似的方法用一个 4-16 线的译码器和 与非门实现。

此外,也可以充分利用译码器的使能输入端,用 3-8 线译码器实现 4 变量逻辑函 数。

用 3-8 线译码器实现 4 变量逻辑函数的方法:用译码器的一个使能端作为变量输入端,将 两个 3-8 线译码器扩展成 4-16 线译码器。

用两片 T4138 实现给定函数时,可首先将给定函数变 换为 ────────────── F(A,B,C,D)=(m2·m4·m6·m8·m10·m12·m14) 然后,将逻辑变量 B、C、D 分别接至片Ⅰ和片Ⅱ的输入端 A2、A1、A0,逻辑变量 A 接至片Ⅰ 的使能端和片Ⅱ的使能端 S1。

这样,当输入变量 A=0 时,片Ⅰ工作,片Ⅱ 禁止,由片Ⅰ产生 m0~ m7 ;当 A=1 时,片Ⅱ工作,片Ⅰ禁止,由片Ⅱ产生 m8~m15。

将译码器输出中与函数相关的项进 行"与非"运算,即可实现给定函数 F 的功能。

逻辑电路图如图 7.10 所示。

图 7.10 逻辑电路图